Обсуждение

/// но в основе там стандартные CUDA-чипы /// А вот забавный слегка "боковой" вопрос — они там (хотя бы для Drive/Medical) с ECC-защитой, или "на кого бог пошлёт"?

Там покруче, там ASIL-D уровень: функциональное дублирование и всё такое.

RAPIDS для ИскИнов и бигдат...

НЯП, всякие там SIL'ы больше на отказы узлов ориентированы (SPOF, отключение сбойных драйверов шин и т.п.), но не на ашыпки вычислений/хранения. "Вид со стороны начальника" прост: -- если в FailSafe MCU 2 ядра (main+shadow), то это про "детские" "механические" отказы узлов (типа тепловых/пробойных); -- если три полноценных узла и "чугунно-механический" мажоритарный решатель над ними, то это уже серьёзно. Когда-то давно интересовался радиационно-стойкими АЛУ (думали-гадали про мини/микро-роботов с РИТЭГами), так ничего ни у кого не обнаружил (типа чтобы прямо внутри АЛУ всё в кодах Рида-Соломона с соотв робастным пространственным размещением шин/регистров было). Даже специальные "авиакосмические" FPGA от той же Actel де-факто ничего "особо-специального" (близко к физическому уровню) не предлагали. Глядя на тенденции, иногда как-то страшножыть становится)). И это нам ещё в среднеевропейской полосе со всякими пауками и змеями повезло\.

/// Контрольные суммы для каждой операции. /// Так об этом и речь. Если из-за пролетевшего сквозь АЛУ нейтрончика результат выйдет некорректный, откуда вы об этом узнаете?

В расширенной постановке вопроса -- это обучение программированию (входной билет в глубокое обучение), матану, линейной алгебре, байесовской статистике и всем остальным пререквизитам для этого глубокого обучения Байесовская статистика не есть пререквизит для глубого обучения, это параллельно-нзависимое течение мысли. Скрещивать конечно можно но в глубоком случае наверное все же слишком мучительно будет. Т.е. архитектуры с двумя слоями весов постоянно байесят (как в виде нейросеток, так и matrix factorization). Про трехслойные и выше я как-то не сталкивался, но наверняка кто-то пробовал.